 班級人數(shù)--熱線:4008699035 手機:15921673576( 微信同號) |
| 增加互動環(huán)節(jié)，
保障培訓效果，堅持小班授課，每個班級的人數(shù)限3到5人，超過限定人數(shù),安排到下一期進行學習。 |
| 授課地點及時間 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區(qū)1號（中和大道） 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈
開班時間(連續(xù)班/晚班/周末班）：2020年3月16日 |
| 課時 |
◆資深工程師授課
☆注重質量
☆邊講邊練
☆若學員成績達到合格及以上水平，將獲得免費推薦工作的機會
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| 質量以及保障 |
☆
1、如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
☆ 2、在課程結束之后,授課老師會留給學員手機和E-mail,免費提供半年的課程技術支持，以便保證培訓后的繼續(xù)消化；
☆3、合格的學員可享受免費推薦就業(yè)機會。
☆4、合格學員免費頒發(fā)相關工程師等資格證書，提升您的職業(yè)資質。 |
☆課程大綱☆ |
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第一階段
Verilog HDL高級編碼；
Modelsim、Debussy仿真工具及Synplify pro綜合工具的使用技巧；
建立HDL設計與電路實體間的對應關系；
Verilog HDL實現(xiàn)復雜邏輯設計及構建testbench的方法及技巧；
針對FPGA器件的代碼優(yōu)化方案；
第二階段
FPGA設計原則(面積與速度平衡互換原則、硬件可實現(xiàn)原則、同步設計原則等；
FPGA的四種操作技巧(乒乓操作、串并轉換、流水線操作及數(shù)據(jù)同步等；
第三階段
時序理論基本模型；
時序理論基本參數(shù)；
如何解決時序中的問題：關鍵路徑的處理；
跨時鐘域的處理：異步電路同步化；
亞穩(wěn)態(tài)的出現(xiàn)及解決方法；
利用QuarutsII提供的時序分析工具進行系統(tǒng)時序分析；
時序分析中不同參數(shù)設置情況下時序約束結果的異同比較；
第四階段
單/雙口RAM、DPRAM工作時序及其使用；
FIFO工作時序及其使用；
ROM工作時序及其使用；
鎖相環(huán)及串行收發(fā)器工作原理及其使用；
對比手工編寫代碼與利用IP快速進行設計的異同；
第五階段
常系數(shù)復雜FIR濾波器的設計;
使用基于IP核的設計方法和流程，針對速度、面積、和功耗的優(yōu)化;
使用EDA工具針對各個綜合階段的設計技巧，分析和驗證設計實例，綜合各種設計手段、分析方法、優(yōu)化和驗證方法;
基本實驗 I2C的設計與測試
RSIC-CPU的設計與測試
LDPC編碼器設計
M序列設計
高級加密標準AES設計
PS2鍵鼠接口設計與實現(xiàn)
異步fifo的設計與實現(xiàn)
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