 班級規模及環境--熱線:4008699035 手機:15921673576( 微信同號) |
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每期人數限3到5人。 |
| 上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協同大廈
最近開課時間(周末班/連續班/晚班）：2020年3月16日 |
| 實驗設備 |
☆資深工程師授課
☆注重質量
☆邊講邊練
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| 質量保障 |
1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結束后,授課老師留給學員聯系方式,保障培訓效果,免費提供課后技術支持。
3、培訓合格學員可享受免費推薦就業機會。 |
大綱 |
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初級一FPGA/CPLD簡介掌握常用FPGA/CPLD的基本結構；FPGA與CPLD的比較， FPGA/CPLD常用開發工具初級二開發流程需求分析到模塊劃分； 設計輸入到綜合優化；實現到時序收斂；仿真測試到板級調試初級三軟件開發平臺搭建Quartus Ⅱ的安裝、ModelSim的安裝；基本開發流程概述； 第一個工程實例、工程建與設計輸入； 行為仿真 、引腳分配與編譯、門級仿真、板級調試初級四VERILOG語言入門能熟練使用VERILOG設計多路選擇器和鎖存器； 能使用VERILOG設計全加器初級五VERILOG的設計基礎了解Verilog HDL； 掌握Verilog HDL的模塊中的端口定義，模塊的描述方法初級六VERILOG的數據類型和運算符掌握數據類型，運算符，運算符的優先級；掌握邏輯值，線網，寄存器，數字的表示，向量，數組，參數，字符串等初級七VERILOG模塊模塊的基本概念，模塊的例化，模塊的測試初級八VERILOG順序代碼塊；VERILOG并行代碼塊兩個過程，寄存器變量的過程賦值、線網變量的連續賦值、時序控制初級九VERILOG語言的條件語句掌握if語句，case語句，循環語句與結構說明語句初級十仿真熟練掌握延時模型、固有延時、傳輸延時、仿真6 ；仿真激勵信號的產生； VERILOG測試基準；VERILOG系統級仿真 中級一PWM發生器實驗通過基于時鐘分頻的PWM發生器，掌握仿真驗證與板級調試中級二按鍵消抖實驗掌握運用VERILOG語言，實現經典的按鍵消抖實例從仿真驗證與板級調試全過程中級三流水燈實驗通過實際案例，掌握基于Johnson計數器的流水燈實驗 中級四數碼管實驗通過實際案例，掌握數碼管驅動顯示實驗中級五顯示驅動實驗掌握運用VERILOG語言，VGA顯示驅動實例從仿真驗證與板級調試全過程中級六串口收發實驗掌握運用VERILOG語言，UART串口收發實驗從仿真驗證與板級調試全過程中級七鍵盤解碼實驗通過實際案例，掌握PS／2鍵盤解碼實驗中級八I2C實驗通過實際案例，掌握基于I2C通信的EEPROM讀／寫實驗中級九SRAM實驗通過實際案例，掌握掌握運用VERILOG語言實現SRAM讀／寫測試實驗高級一狀態機設計掌握三種不同的狀態機寫法高級二復位設計異步復位與同步復位高級三時序分析掌握時序分析基礎；基于ISE的時序約束；基于Time Quest的時序分析高級四FPGA設計思想速度和面積互換原則；乒乓操作及串/并轉換設計；流水線設計；邏輯復制與模塊復用；模塊化設計；時鐘設計技巧高級五綜合項目一直流電機伺服控制系統；通過SPWM驅動三相逆變器，利用VERILOG硬件描述語言實現相應模塊控制三相交流電動機，以達到調整頻率命令進而調整電機轉速的目的高級六綜合項目二數碼相框項目;在項目經理指導下能夠實現色彩空間變換、VGA控制、視頻解壓縮處理及圖像FIR濾波器設計；掌握視頻降噪算法設計 |
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