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       隨著 FPGA 設(shè)計(jì)變得越來(lái)越復(fù)雜，設(shè)計(jì)者也在不斷探索縮短設(shè)計(jì)和調(diào)試時(shí)間的方法。功能強(qiáng)大而又簡(jiǎn)便易用的 ChipScope? Pro 工具解決方案有助于最小化調(diào)試和驗(yàn)證所需的時(shí)間。為期1天的課程將向您展示調(diào)試邏輯和高速設(shè)計(jì)，進(jìn)而縮短總設(shè)計(jì)開(kāi)發(fā)時(shí)間的有效方法。此次培訓(xùn)提供動(dòng)手實(shí)驗(yàn)，以便向您展示ChipScope Pro 工具是如何解決先進(jìn)的驗(yàn)證和調(diào)試挑戰(zhàn)的。

        ?? 一定的 FPGA 設(shè)計(jì)及調(diào)試經(jīng)驗(yàn)

        ?? 最大化 ChipScope Pro 工具核的性能
        ?? 將對(duì)設(shè)計(jì)的負(fù)面時(shí)序影響降至最低
        ?? 使用可以加強(qiáng)和擴(kuò)展 ChipScope Pro 工具性能的技術(shù)
        ?? 實(shí)現(xiàn)和確定遠(yuǎn)程調(diào)試的優(yōu)勢(shì)
        ?? 分析、設(shè)置和調(diào)試高速串行 I/O 設(shè)計(jì)*
        ?? 利用 Agilent 解決方案克服存儲(chǔ)器問(wèn)題，并執(zhí)行系統(tǒng)級(jí)調(diào)試*

        實(shí)驗(yàn) 1. 為現(xiàn)有設(shè)計(jì)添加 ILA 核 - 您將使用內(nèi)核插入器工具流程來(lái)將 ChipScope Pro工具 ILA 核插入到設(shè)計(jì)中，以便迅速找出和解決簡(jiǎn)單的邏輯問(wèn)題。
        實(shí)驗(yàn) 2. 添加用于遠(yuǎn)程監(jiān)控的 ILA 與 VIO 核 - 您將會(huì)將 ICON、ILA 和 VIO 核例示到VHDL 或 Verilog 設(shè)計(jì)中，并練習(xí)監(jiān)視感興趣的信號(hào)和從外部驅(qū)動(dòng)選擇的控制信號(hào)。
        實(shí)驗(yàn) 3. 方法和技巧 - 該實(shí)驗(yàn)將在您探索數(shù)據(jù)質(zhì)量鑒定、交叉時(shí)鐘域分析和過(guò)采樣技巧的過(guò)程中向您展示 ChipScope Pro 工具解決方案的靈活性。
        實(shí)驗(yàn) 4. 實(shí)現(xiàn)遠(yuǎn)程調(diào)試* - 該實(shí)驗(yàn)展示了如何在整個(gè)網(wǎng)絡(luò)范圍內(nèi)使用 ChipScope Pro 工具。您將會(huì)連接到其它隊(duì)伍的電路板上，下載您的比特流，并通過(guò)您的機(jī)器遠(yuǎn)程監(jiān)視其它隊(duì)伍的電路板。
        實(shí)驗(yàn) 5. 高速串行 I/O 調(diào)試和驗(yàn)證* - 您將會(huì)利用 Xilinx ChipScope Pro 串行 I/O 工具套件在 Virtex?-5 FPGA 內(nèi)實(shí)現(xiàn) RocketIO? 收發(fā)器。您將會(huì)為 Virtex-5 XC5VLX50T 器件生成ChipScope Pro 工具 IBERT 設(shè)計(jì)，并且為 ML505 板定制設(shè)計(jì)。然后，您將會(huì)連接到 ML505 板上的2 個(gè) GTP 上，并且利用ChipScope Pro 分析器工具來(lái)控制 GTP 參數(shù)和監(jiān)視其效果。
        實(shí)驗(yàn) 6. 插入 Agilent ATC2 測(cè)量核，并利用 FPGA 動(dòng)態(tài)探針查看內(nèi)部活動(dòng)* - 您將會(huì)通過(guò)使用 Agilent ATC2 核、FPGA 動(dòng)態(tài)探針和虛擬邏輯分析器來(lái)利用外部存儲(chǔ)器資源，從而滿足存儲(chǔ)器需求。
        實(shí)驗(yàn) 7. 利用 Agilent FPGA 動(dòng)態(tài)探針進(jìn)行系統(tǒng)級(jí)調(diào)試** - 您將會(huì)了解如何使用 Agilent解決方案來(lái)縮短證實(shí)和確定 FPGA 系統(tǒng)內(nèi)的問(wèn)題根源所需的時(shí)間。